Ausgehend von der IEEE 802.11 Timer Synchronization Function, welche in heutigen drahtlosen Netzwerken Verwendung findet, werden Untersuchungen bezüglich deren Skalierbarkeit in mehrfach vermaschten Ad-hoc Netzwerken vorgestellt. Basierend auf den festgestellten Eigenschaften wird mit der Predictive Timer Synchronization Function ein neuartiger Algorithmus eingeführt, welcher eine verbesserte Synchronisation derartiger Netzwerke ermöglicht. Ferner existiert für diesen Algorithmus eine optionale Modifikation für die Nutzung von Connected Dominating Sets, welche insbesondere für Strukturen mit einer hohen Teilnehmerdichte geeignet ist.
Neben der Netzwerksynchronisation werden zudem wichtige Aspekte der Synchronisation eines Hardware Demonstrators auf dem Prinzip eines Software Defined Radios diskutiert. Dieser setzt neben dedizierten ASICs auf die Verwendung aktueller DSPs und FPGAs. Hierzu werden Lösungen für die Träger-, Symbol-, Bit- und Rahmensynchronisation bei Verwendung von QPSK modulierten Signalen vorgestellt.
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